這是一本整理個人求學經驗而寫成的Verilog的學習手札。
裡面的內容與經驗是來自大二修的硬體實驗與數位系統設計兩門課，由於在做Verilog的編寫上遇到許多問題，但是網路上的資源過於分散，在中文方面的資料也是不多。因此，在下興起了想把踩過的雷、遇到過的問題、學習上的筆記等全部收集整理成一本筆記。除了讓自己未來開發上有個可以查詢的地方，也希冀能給予同樣遇到Verilog苦手的人一些幫助。
目前規劃的寫作時間為 2014 年的暑假，未來會不定時更新。
我是 hydai （念法近似海帶），目前是清大資工大三的學生。
在學習的路上有感於不少人會遇到類似的問題，不過解決方法卻散佈各區，每次都需要重新挖掘，虛耗不少時間。對此，希望能以經驗傳承的方式，讓人們把曾經遇見的難題，或是偶得的巧妙解法，或是精巧的隱藏知識給留下來，以供未來的人在時間成本減少的情況下得到資訊。
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